H57V1262GTR-75C, H57V1262GTR SDRAM 128MB TSOP54

Giới thiệu về IC H57V1262GTR

H57V1262GTR là DRAM đồng bộ CMOS 134.217.728 bit, lý tưởng cho các ứng dụng bộ nhớ yêu cầu I/O dữ liệu rộng và băng thông cao. Dòng H57V1262GTR được tổ chức thành 4 ngân hàng 2.097.152 x 16. H57V1262GTR cung cấp hoạt động đồng bộ hoàn toàn được tham chiếu đến cạnh dương của xung nhịp. Tất cả các đầu vào và đầu ra đều được đồng bộ hóa với cạnh tăng của đầu vào xung nhịp. Các đường dẫn dữ liệu được dẫn nội bộ để đạt được băng thông rất cao. Tất cả các mức điện áp đầu vào và đầu ra đều tương thích với LVTTL. Các tùy chọn có thể lập trình bao gồm độ dài của đường ống (Độ trễ đọc là 2 hoặc 3), số chu kỳ đọc hoặc ghi liên tiếp được khởi tạo bởi một lệnh điều khiển duy nhất (Độ dài xung là 1, 2, 4, 8 hoặc toàn trang) và trình tự đếm xung (tuần tự hoặc xen kẽ). Một loạt các chu kỳ đọc hoặc ghi đang diễn ra có thể được chấm dứt bằng lệnh chấm dứt loạt hoặc có thể bị ngắt và thay thế bằng lệnh đọc hoặc ghi loạt mới trên bất kỳ chu kỳ nào.

Đặc trưng kỹ thuật 

• Điện áp: VDD, VDDQ Điện áp cung cấp 3,3V
• Tất cả các chân thiết bị đều tương thích với giao diện LVTTL
• 54 chân TSOPII (Gói không chì)
• Tất cả các đầu vào và đầu ra đều được tham chiếu đến cạnh dương của xung nhịp hệ thống
• Chức năng mặt nạ dữ liệu của UDQM, LDQM
• Hoạt động bốn ngân hàng nội bộ
• Tự động làm mới và tự làm mới
• 4096 chu kỳ làm mới / 64ms
• Độ dài xung nhịp và loại xung nhịp có thể lập trình:
  – 1, 2, 4, 8 hoặc toàn bộ trang cho xung nhịp tuần tự
  – 1, 2, 4 hoặc 8 cho xung nhịp xen kẽ
• Độ trễ CAS có thể lập trình; 2, 3 xung nhịp
• Hoạt động đọc xung nhịp đơn ghi
• Nhiệt độ hoạt động:
  – Nhiệt độ thương mại (0℃ đến 70℃)
  – Nhiệt độ công nghiệp (-40℃ đến 85℃)

Thông số kỹ thuật

Bảng sự thật

Sơ đồ khối

Sơ đồ chân

Kích thước IC H57V1262GTR

Xem thêm: Nhiều sản phẩm IC chuyên dụng khác

Datasheet H57V1262GTR