HY57V281620HCT-H SK HYNIX IC DRAM 133Mhz TSOP-54

Giới thiệu về IC HY57V281620

HY57V281620HC là DRAM đồng bộ CMOS 134.217.728bit, lý tưởng cho các ứng dụng bộ nhớ chính yêu cầu mật độ bộ nhớ lớn và băng thông cao. HY57V281620HC được tổ chức thành 4 ngân hàng 2.097.152×16 HY57V281620HC cung cấp hoạt động đồng bộ hoàn toàn được tham chiếu đến cạnh dương của xung nhịp. Tất cả các đầu vào và đầu ra đều được đồng bộ hóa với cạnh tăng của đầu vào xung nhịp. Các đường dẫn dữ liệu được dẫn nội bộ để đạt được băng thông rất cao. Tất cả các mức điện áp đầu vào và đầu ra đều tương thích với LVTTL. Các tùy chọn có thể lập trình bao gồm độ dài của đường ống (Độ trễ đọc là 2 hoặc 3), số chu kỳ đọc hoặc ghi liên tiếp được khởi tạo bởi một lệnh điều khiển duy nhất (Độ dài xung là 1, 2, 4, 8 hoặc toàn trang) và trình tự đếm xung (tuần tự hoặc xen kẽ). Một loạt các chu kỳ đọc hoặc ghi đang diễn ra có thể được chấm dứt bằng lệnh chấm dứt loạt hoặc có thể bị ngắt quãng và thay thế bằng lệnh đọc hoặc ghi loạt mới trên bất kỳ chu kỳ nào.

Đặc trưng kỹ thuật 

• Nguồn điện 3,3±0,3V đơn
• Tất cả các chân thiết bị đều tương thích với giao diện LVTTL
• Tiêu chuẩn JEDEC 400mil 54 chân TSOP-II với khoảng cách chân 0,8mm
• Tất cả các đầu vào và đầu ra đều được tham chiếu đến cạnh dương của xung nhịp hệ thống
• Chức năng mặt nạ dữ liệu theo UDQM hoặc LDQM
• Hoạt động bốn ngân hàng nội bộ
• Tự động làm mới và tự làm mới
• 4096 chu kỳ làm mới / 64ms
• Độ dài xung nhịp và loại xung nhịp có thể lập trình
  – 1, 2, 4, 8 hoặc Toàn trang cho xung nhịp tuần tự
  – 1, 2, 4 hoặc 8 cho xung nhịp xen kẽ
• Độ trễ CAS có thể lập trình; 2, 3 xung nhịp

Thông số kỹ thuật

Sơ đồ khối chức năng

Sơ đồ chân HY57V281620

Kích thước IC HY57V281620

Xem thêm: Nhiều sản phẩm IC nguồn khác

Datasheet HY57V281620